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Título : TLM para la verificación de integración en SoC
Autor(es) : Soto, Manuel Francisco
Director(es) : Fillottrani, Pablo Rubén
Palabras clave : Ciencias de la computación; Verificación funcional; TLM; System C
Fecha de publicación : 2015
Resumen : La verificación de los sistemas digitales se ha vuelto una etapa crucial en el proceso de desarrollar un System on Chip (SoC). El esfuerzo que se debe de hacer en esta etapa es sustancial respecto de otras. Debido a esto se ha optado por incrementar los niveles de abstracción al momento de diseñar/verificar un sistema digital. En esta tesis se estudiará uno de estos niveles, TLM o Transaction Level Modelling, se presentar a su concepci on, sus ventajas y desventajas, con el n de poder diseñar un sistema de mediana complejidad atravesando varios niveles de abstracción. Se utilizarán métodos basados en simulación y métodos formales para verificar algunos de estos niveles. La tesis se centra como se dijo anteriormente en TLM, dándole un enfoque principal a la transacción como unidad atomica de transferencia de datos en un diseño. En el primer capítulo se hace una introducción a la problem atica/motivación, en el segundo capítulo se realiza un revelamiento del estado actual de la problem atica, el tercero introduce una breve introducción a TLM y su implementación en SystemC, el cuarto presenta la metodología propuesta para afrontar la problem atica. En el quinto capítulo se comenta cómo se realizó la implementación de la metodología. En el sexto capítulo se describen los resultados obtenidos. Mientras que el ultimo capítulo se realizar a una revisión de los resultados obtenidos, enumerándose los objetivos alcanzados y el trabajo a futuro en el area. La utilización de una metodología Top-Down facilito la generación de las correspondientes abstracciones del sistema (niveles) a fin de comprender sus problem aticas particulares. Se abordo la verificación tanto de bloques propios como bloques desarrollados por terceros, apreciando las características de los distintos enfoques de verificación según el caso. La inserción de los métodos formales como una herramienta adicional al flujo propuesto ha demostrado un aporte significativo al momento de realizar la verificación. La utilización de distintos lenguajes de descripción de hardware evidenci o las ventajas y desventajas de cada uno, análogamente se logró apreciar las ventajas y desventajas del entorno de verificación en comparación con entornos de verificación generados por otras metodologías ya establecidas. Por ultimo, se apreció el beneficio de la simulaci on mixta SystemC-Verilog o SystemC-VHDL, ganando una experiencia en el manejo de distintos lenguajes de HDL con el fin de generar conocimiento respecto de cuando debe de utilizarse o de que manera se debe utilizar los distintos lenguajes.
URI : http://repositoriodigital.uns.edu.ar/handle/123456789/2506
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