Estructuras de procesamiento neuromórfico de bajo consumo para sistemas de visión en internet de las cosas

Abstract

Con la reciente popularidad y consecuente aumento en la cantidad de dispositivos electrónicos multimedia interconectados a través de internet, resulta necesario producir sistemas mas eficientes desde el punto de vista energético. Para ello, es fundamental el diseño de dispositivos de bajo consumo con capacidad de procesamiento local que permitan reducir la transferencia de datos a través de la nube. Es por eso que en esta tesis se presenta el desarrollo de arquitecturas digitales energéticamente eficientes para el procesamiento de imágenes. Los diferentes sistemas se basan en la utilización de estructuras neuronales celulares (CNN) donde el procesamiento es realizado de manera distribuída por un arreglo de celdas idénticas. Cada celda evoluciona conforme a su propio estado y al de sus celdas contiguas utilizando funciones de transferencia lineales a tramos (PWL). Bajo este paradigma, se diseñan y fabrican dos circuitos integrados. El primero, realizado en una tecnología CMOS de 180nm, contiene un arreglo de 56 x 56 celdas que procesa imágenes binarias. El segundo, fabricado en 55nm, utiliza un vector de 64 celdas para procesar imágenes multibit alojadas en una memoria local. Posteriormente se presenta un nuevo algoritmo de cómputo utilizando una subclase de funciones lineales a tramos que exhiben cierto tiepo de simetría, lo cual permite expandir el número de celdas de la vecindad y reducir la cantidad de parámetros necesarios para el procesamiento. Se dise~nan y se fabrican dos nuevos procesadores de arquitecturas homólogas a las anteriores, donde se utilizan vecindades extendidas de 8 celdas, que implementan la nueva estructura de cálculo PWL simétrica. El primero, que procesa imágenes binarias utilizando un arreglo de 48 x 48 celdas, fue fabricado en una tecnología de 55nm; mientras que el segundo, de procesamiento multibit, fue fabricado en una tecnología de 130nm. Finalmente, se muestra el dise~no de tres procesadores de alta capacidad de cómputo para el procesamiento no-lineal y lineal de datos, en el marco del desarrollo de un sistema 2.5D muti-chip multi-procesador, fabricado en una tecnología de 55nm, llevado a cabo conjuntamente con la Universidad de Johns Hopkins.

With the increasing popularity of multimedia electronic devices interconnected through internet, it is mandatory to build power efficient systems. It is therefore necessary to design low power devices for local processing in order to reduce the data trafic in the cloud. Consequently, this thesis presents the development of highly energy efficient digital architectures for image processing. The proposed systems are based on cellular neural networks (CNN) structures, which are comprised by an array of dynamical cells with the same behaviour. Each cell computes a multivariate piecewise linear function that involves its own state value and the nearest neighboring cells' state value. Within this paradigm, two integrated circuits were designed and fabricated. The first was designed in a 180nm CMOS technology and implements a 56 x 56 cell array that process binary images; whereas the second, fabricated in 55nm, processes locally stored grayscale images through a 64-cell vector. Subsequently, a new algorithm to compute a simplicial piecewise linear function approximation of a symmetric non-linear function is presented, resulting in a reduction of the number of parameter needed for a computation and hence, an increase of the number of elements that make up the neighborhood. Thus, based on the previously proposed architectures, two processors were designed implementing the new symmetric function algorithm scheme in a eight-neighbor configuration. The one that processes binary images was fabricated in 55nm and is comprised by a 48 x 48 cell array. On the other hand, a vector based chip for muti-bit image processing was taped out in 130nm. Finally, the design of three high-performance processors for linear and non-linear data processing is shown, in the context of the development of a 2.D multi-module heterogeneous multi-processor chip, fabricated in 55nm in cooperation with Johns Hopkins University.