Circuitos integrados de alto desempeño para visión con procesamiento basado en redes celulares

Abstract

En los últimos años, con el surgimiento de sistemas multimedia se ha vuelto popular la incorporación de cámaras con proce-samiento en el mismo chip, en productos de consumo como cámaras de video, cámaras fotográficas, teléfonos celulares, reproductores multimedia, etc. En esta tesis se presenta el analisis de una arquitecturas que permite crear una "cámara inteligente" que incorpora la capacidad de procesar las imá-genes que adquiere utilizando un procesamiento paralelo distribuido sobre el plano focal. El funcionamiento se basa en una estructura del tipo CNN simplicial, donde cada celda opera en función de su información y la de celdas vecinas. Cada celda implementa una ecuación discreta de evolución de estado, basada en una función lineal por tramos multidimen-sional. Las celdas se programan a través de una única memo-ria que se dispone en la periferia del integrado, y el cálculo se realiza con señales codificadas en tiempo, lo cual permite una realización muy eficiente desde el punto de vista del área ocupada por cada celda. Se presentan dos circuitos integrados diseñados bajo estos principios. Se han fabricado dos circui-tos integrados, el primero en una tecnología CMOS estándar de 90nm que contiene un arreglo de 64 x 64 celdas. El segundo se diseñó en una tecnología 3D de dos pisos de 0; 13pm y contiene un arreglo de 48 x 32 celdas.

In recent years, with the emergence of Multimedia systems cameras with onchip processing has become popular, in consumer products like video cameras, cell phones, media players, etc. This thesis presents the analysis of an archi-tecture of a "smart" camera that has the ability of acquire and to process images using a parallel processing. This chip works based on a simplicial cnn structure, where each cell operates according to the neighborhood information. Each cell implements a discrete state equation, based on a multidimen-sional piecewise linear function. The cells are programmed with memory on the periphery of the integrated, and the calculation is performed with time coded signals, which allows very eficient realization in terms of area. Two integrated circuits are presented here, designed under these principles. The first is 64 times 64 array fabricated on a 90nm CMOS technology. The second was designed in a 3D 0;13 mum technology and contains an array of 48 times 32cells.